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Imec e Cadence completano il tapeout del primo chip di test da 5nm


Cadence_imec-420x300 Imec e Cadence completano il tapeout del primo chip di test da 5nm

Il centro di ricerca per la nano elettronica di Imec e Cadence Design Systems hanno annunciato che le due società hanno completato il primo tapeout di un chip di test 5nm usando processi di litografia a immersione a 193 nm (193i) e a ultravioletto estremo (EUV). Per produrre questo chip di test, Imec e Cadence hanno ottimizzato le regole di progettazione, le librerie e la tecnologia di place-and-route per ottenere delle caratteristiche PPA (potenza, prestazioni, area) ottimali tramite il sistema d’implementazione Cadence Innovus. Utilizzando il progetto di un processore, Imec e Cadence hanno eseguito con successo il tapeout di una serie di disegni utilizzando dei processi di litografia EUV e di proiezione SAQP (Self-Aligned Quadruple Patterning) per litografia 193i. Ciò ha permesso di ottenere strutture metalliche con passi scalati dai 32nm nominali fino a 24nm, spingendo al limite il patterning.

Il sistema d’implementazione Innovus rappresenta una soluzione di nuova generazione che consente agli sviluppatori di system-on-chip (SoC) di realizzare progetti con caratteristiche all’avanguardia in termini di potenza, prestazioni e area (PPA), accelerando contemporaneamente il time to market. Basato su un’architettura a elevato parallelismo e su innovative tecnologie di ottimizzazione, il sistema d’implementazione Innovus offre livelli di PPA dal 10 al 20 percento superiori, a fronte di un incremento della capacità e della velocità full-flow che può raggiungere un ordine di grandezza.

www.cadence.com

 

 

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