Imec e Cadence collaborano per il tape-out del primo chip di test a 3nm


ImmagCA340-Post-place-and-route-layout-1-420x300 Imec e Cadence collaborano per il tape-out del primo chip di test a 3nm

La soluzione di sintesi Genus e il sistema di implementazione Innovus di Cadence, unitamente alle tecnologie extreme ultraviolet e 193 immersion lithography di Imec, utilizzati per progettare nuovi core CPU a 3nm. 

Imec, il centro di ricerca e innovazione leader a livello mondiale nel settore della nanoelettronica e delle tecnologie digitali, e Cadence Design Systems, hanno annunciato che la loro lunga e consolidata collaborazione ha portato al primo tape-out del settore di un circuito a 3nm. Il progetto di tape-out, orientato allo sviluppo dei dispositivi avanzati, è stato completato utilizzando regole di progettazione per ultravioletto estremo (EUV) e litografia ad immersione (193i) usando il sistema di  implementazione Cadence Innovus e la soluzione di sintesi Genus. Per il testchip Imec ha utilizzato una comune CPU a 64 bit con una libreria di standard cell a 3nm personalizzata e un metal-flow TRIM, con passo di routing ridotto a 21 nm. Insieme, Cadence e Imec sono state in grado di validare totalmente il flusso di implementazione a 3nm in preparazione dell’innovazione progettuale di nuova generazione.

Cadence Innovus Implementation System è un sistema di implementazione ad altissimo parallelismo che consente agli ingegneri di realizzare progetti di alta qualità con livelli PPA (power, performance, area) ottimizzati, accelerando nel contempo il time to market. Cadence Genus Synthesis Solution è un motore di sintesi fisica ed RTL ad alta capacità di nuova generazione che indirizza le specifiche dei più recenti nodi di processo FinFET, migliorando la produttività dei progettisti RTL fino a un ordine di grandezza. 

Per ulteriori informazioni su Innovus Implementation System, visitare www.cadence.com/go/innovus3nm. Per saperne di più sulla soluzione di sintesi Genus, visitare www.cadence.com/go/genus3nm.

Per il progetto, al fine di garantire le risoluzioni richieste, sono state verificate le regole di litografia EUV e 193i, offrendo inoltre il confronto PPA nel contesto delle due differenti configurazioni di patterning. 

Per ulteriori informazioni sulle tecnologie EUV e 193i, visitare https://www.imec-int.com/en/articles/imec-presents-patterning-solutions-for-n5-equivalent-metal-layers

Al ridursi delle dimensioni di processo fino a 3 nm, anche le problematiche di interconnessione diventano molto più significative“, ha affermato An Steegen, executive vice president for semiconductor technology and systems presso Imec “Il nostro lavoro sul chip di test ha permesso di misurare e migliorare le interconnessioni e di convalidare il processo di produzione. Inoltre, le soluzioni digitali di Cadence hanno garantito tutto il necessario per l’implementazione a 3 nm. Grazie al flusso ben integrato di Cadence, abbiamo semplificato il processo aiutando il nostro team di ingegneri nello sviluppo delle procedure richieste dalla soluzione a 3 nm.”

Il Dr. Chin-Chi Teng, corporate vice president and general manager in the Digital & Signoff Group presso Cadence ha rilevato come “L’infrastruttura all’avanguardia di Imec consente innovazioni di pre-produzione in anticipo rispetto alle richieste del settore; ciò fa di Imec un partner fondamentale nel settore EDA. Espandendo il lavoro svolto con Imec nel 2015 relativo alla prima tape-out a 5 nm del settore, stiamo raggiungendo nuovi traguardi nell’ambito del processo a 3 nm, tecnologia che può migliorare significativamente le prestazioni dei dispositivi mobili del futuro”.

cadence.com

 

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