In arrivo i chip a 5 nm

TSMC rende nota la disponibilità dell’infrastruttura di progettazione completa per la tecnologia di processo a 5 nm che consentirà di passare dalla attuale fase di risk production alla mass production.

TSMC, la più grande foundry di semiconduttori al mondo, ha annunciato oggi la disponibilità della versione completa della sua infrastruttura di progettazione a 5 nanometri (nm) all’interno dell’Open Innovation Platform (OIP). Questa versione consente di progettare sistemi SoC avanzati (5 nm systems-on-chip) in applicazioni mobile-computing di prossima generazione, destinate principalmente ai mercati 5G e HPC. I principali fornitori EDA (Electronic Design Automation) e di IP hanno collaborato con TSMC per sviluppare e convalidare l’infrastruttura di progettazione completa, inclusi file tecnologici, kit di progettazione dei processi (PDKs), strumenti, flussi e IP, attraverso più veicoli di prova di silicio.

Il processo produttivo 5nm di TSMC – attualmente nella fase risk production – offre un nuovo livello di prestazioni destinato alla prossima generazione di dispositivi mobile e per HPC. Rispetto a quello a 7 nm, il processo a 5 nm offre una densità logica 1,8 volte superiore e il 15% di velocità in più, insieme ad una riduzione dell’area analogica abilitata dall’architettura di processo. Come riferimento, viene sempre preso uno dei core più avanzati, l’ARM Crtex A-72. Il processo a 5 nm gode dei vantaggi della semplificazione del processo litografico EUV e sta rapidamente raggiungendo la maturità tecnologica.

L’infrastruttura di progettazione a 5 nm di TSMC include le versioni complete del 5 nm Design Rule Manual (DRM), SPICE model, del , process design kits (PDKs) and silicon-validated foundation and interface IP, nonché di una gamma completa e certificata di strumenti e flussi di progettazione EDA.

Molti clienti hanno già iniziato ad utilizzare l’Open Innovation Platform di TSMC per avviare la progettazione di nuovi dispositivi ed arrivare rapidamente alla fase prototipale.

La tecnologia a 5 nanometri di TSMC offre ai nostri clienti il ​​processo logico più avanzato del settore per soddisfare la crescente domanda di potenza di calcolo guidata da AI e 5G“, ha affermato Cliff Hou, Vicepresidente di R&D di TSMC. “La tecnologia a 5 nanometri richiede una ottimizzazione della tecnologia di progettazione ancora più approfondita. Per questo motivo collaboriamo in modo trasparente con i nostri partner dell’ecosistema per garantire la fornitura di blocchi IP e strumenti EDA compatibili col silicio e pronti per l’uso da parte dei clienti. Come sempre, ci impegniamo ad aiutare i clienti a ottenere rapidamente i primi prodotti perfettamente funzionanti.”

I tool di certificazione PDM e PDK a 5 nm

I più recenti tool PDK 5nm disponibili per la progettazione e la produzione includono device symbols, Pcells, netlisting e techfile per consentire il flusso completo di progettazione, simulazione, implementazione, dummy fill ed estrazione, fino alla fase di verifica fisica e signoff.

L’ecosistema è il frutto della collaborazione di TSMC con partner del calibro di Cadence, Synopsys, Mentor Graphics e ANSYS per la certificazione di strumenti EDA full-line attraverso il programma di certificazione EDA OIP di TSMC.

Il nucleo del programma di certificazione degli strumenti EDA silicon-centric riguardava la simulazione, l’implementazione fisica (Custom Design, APR), la temporizzazione (STA, Transistor-level STA), electromigration e IR drop (Gate-level e Transistor-level), le verifiche fisiche (DRC, LVS), e i metodi di estrazione R (RCX). Attraverso il programma di certificazione, i partner TSMC e EDA hanno consentito agli strumenti di progettazione di supportare le regole di progettazione TSMC 5nm, garantendo la precisione richiesta e una migliorata capacità di indirizzamento per quanto riguarda potenza, prestazioni e ottimizzazione dell’area (PPA).

Flussi di progettazione 5nm

Oltre alla certificazione degli strumenti, TSMC ha anche aggiunto un altro livello di certificazione del flusso di progettazione con i partner EDA, utilizzando progetti reali per convalidare il flusso di strumenti integrati per progetti personalizzati. La certificazione del flusso si è concentrata sui requisiti di implementazione dei progetti più critici, utilizzando strumenti certificati dei rispettivi partner EDA.

I criteri di certificazione riguardano la prontezza delle caratteristiche degli strumenti, la robustezza, le prestazioni, la correlazione tra gli strumenti di implementazione e di firma e la conformità dei vincoli di progettazione con i progetti reali.

Attraverso l’insieme degli strumenti di sviluppo, di ottimizzazione e della certificazione dei flussi, i clienti TSMC possono implementare i loro progetti con soluzioni ottimizzate, ridurre i tempi di progettazione e accedere per la prima volta alla tecnologia di processo a 5 nm di TSMC.

TSMC ha anche fornito flussi di riferimento per applicazioni di tipo mobile e HPC che affrontano nuove metodologie di progettazione per migliorare la qualità e l’efficienza del progetto.

IP di base e IP di terze parti

L’infrastruttura di progettazione 5nm di TSMC offre un portafoglio IP completo pronto a supportare le esigenze sia del segmento del mobile più avanzato che delle applicazioni HPC (High Performance Computing).

Gli IP di base includono set di librerie di celle e compilatori di memoria ad alta densità e prestazioni elevate, tutti disponibili da TSMC e dai suoi partner.

Anche questi ultimi offrono IP in ambito mobile e HPC. I core IP come LPDDR o MIPI PHY sono ottimizzati per le soluzioni mobili, mentre i PHYs DDR sono destinati ad applicazioni HPC. Altri core IP, come i PHYs USB e PCIe supportano entrambi i segmenti. Questi core IP 5nm sono pronti per l’avvio del progetto con tutti i report IP Silicon disponibili da TSMC e dai suoi partner.

www.tsmc.com

 

 

Arsenio Spadoni

Journalist, ElettronicaIn Publisher & Founder, Futura Elettronica Founder,

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