Tecnologia BAW di TI per clock a jitter estremamente basso per reti ad alta velocità

1 Introduzione

I sincronizzatori di rete basati su DPLL (Digital Phase-Locked Loop, loop digitale ad aggancio di fase), che generano e distribuiscono clock puliti a vari sottosistemi sulla base dei clock di rete ricevuti, sono componenti critici nelle apparecchiature per reti di comunicazione. Lo schema semplificato in Figura 1 dimostra come i sincronizzatori di rete sono utilizzati nelle schede di temporizzazione e nelle schede di linea di tipiche apparecchiature di comunicazione, come router e commutatori. Per essere conformi ai requisiti degli standard di comunicazione come UIT-T G,8262, i sincronizzatori di rete sono utilizzati per rilevare clock di ingresso validi, filtrare le oscillazioni di clock di ingresso ed eseguire funzioni di commutazione hitless e hold-over. I clock a basso rumore sono generati sulla base di APLL (Analog Phase-Locked Loop, loop analogici ad aggancio di fase) agganciati a un oscillatore di riferimento a cristallo esterno (XO) oppure ad un XO a compensazione di temperatura XO (TCXO) o, ancora, ad un XO termostatato (OCXO).

Figura 1. Schema semplificato per sincronizzatori di rete utilizzati nelle schede di temporizzazione e nelle schede di linea di apparecchiature di comunicazione.

 

Una specifica chiave per i sincronizzatori di rete è il valore efficace del jitter (rms) integrato del clock di uscita, che è integrato su una determinata banda di frequenza specificata dai vari standard di comunicazione. Il jitter del clock di uscita richiesto dai sincronizzatori di rete rende sempre più difficile soddisfare i rigorosi requisiti in termini di rapporto segnale rumore (SNR)/tasso di bit errati (BER) e la disponibilità di buoni margini di progettazione, in quanto le velocità dei dati sulle reti di comunicazione continuano ad aumentare a causa della crescita esponenziale del traffico dati. Ad esempio, poiché le reti di comunicazione sono in evoluzione passando da 100 Gigabit al secondo (Gbps) a 400 Gbps, i progettisti di sistemi richiedono che il massimo jitter totale rms integrato da 12 kHz a 20 MHz (TJrms_12kHz_20Mhz, comprese le spurie) per i clock di uscita dei sincronizzatori di rete sia inferiore a 150 fs. Per semplicità, nella seguente trattazione del jitter rms totale del clock di uscita la larghezza di banda di integrazione sarà sempre compresa tra 12 kHz e 20 Mhz e le spurie saranno sempre incluse.

I circuiti integrati dei sincronizzatori di rete allo stato dell’arte generano clock di uscita basati su un VCO LC ad alta frequenza integrato. Il rumore di fase del VCO è limitato dal fattore di qualità del contenitore LC integrato, tipicamente intorno a 20~30 dopo l’ottimizzazione. Ipotizzando che il VCO LC sia agganciato da un PLL con una larghezza di banda del loop molto stretta, come 100 Hz, il jitter rms del clock di uscita potrebbe essere intorno a diverse centinaia di fs, o superiore, dominato principalmente dal rumore di fase del VCO LC e quindi incapace di soddisfare il requisito di 150 fs.

Per ottenere un migliore jitter rms, i progettisti possono aumentare la larghezza di banda del loop APLL per attenuare il rumore di fase ravvicinato proveniente da un VCO. Tuttavia, a causa della natura analogica dell’APLL a N frazionario, il rumore di fase in banda dell’APLL è limitato da imperfezioni analogiche e potrebbe essere sensibile alle variazioni di processo, alimentazione, temperatura (PVT) ed agli effetti di crosstalk. Anche il rumore di fase dell’oscillatore di riferimento a cristallo è limitato. Di conseguenza, l’aumento della larghezza di banda del loop APLL oltre un determinato intervallo può far sì che il rumore di fase in banda inerente l’APLL e il rumore di fase dell’oscillatore di riferimento a cristallo diventino i fattori dominanti che impediscono quindi un’ulteriore riduzione del jitter rms totale. Inoltre, l’aumento della larghezza di banda del loop APLL degrada anche il filtraggio delle spurie N frazionarie e, pertanto, il rumore di quantizzazione potrebbe causare un degrado delle prestazioni del jitter rms totale.

Con un XO ad alta frequenza (ad esempio a 48 MHz) e basso rumore, la larghezza di banda ottimale del loop PLL per un jitter rms minimo potrebbe essere in genere pari a qualche centinaio di kHz o superiore per circuiti integrati di sincronizzatori di rete allo stato dell’arte che utilizzano VCO LC, il che si traduce in un jitter rms totale massimo intorno a 150 fps o superiore. Per questi motivi, i sincronizzatori di rete convenzionali basati su VCO LC stanno diventando il collo di bottiglia per le prestazioni per i sistemi a 400 Gbps e per i futuri sistemi di comunicazione ad alta velocità.

Un ulteriore inconveniente dei sincronizzatori di rete convenzionali basati su VCO LC è la loro necessità di un oscillatore di riferimento a cristallo a basso rumore ed alta frequenza per l’ottimizzazione del jitter rms totale. Per soddisfare i severi requisiti di accuratezza di hold-over per determinati sistemi, come massimo +/- 4,6 ppm come specificato per Sync E in ITU-T G.8262, un TCXO o un OCXO sono preferibili rispetto ad un normale XO non compensato. Tuttavia, i TCXO o gli OCXO affidabili ad alta frequenza e basso rumore non sono facilmente reperibili e sono solitamente costosi. Pertanto i progettisti di sistemi devono trovare un compromesso tra rumore di fase del clock/prestazioni jitter, accuratezza di hold-over e costo totale della soluzione.

Per risolvere questo problema, i progettisti possono utilizzare la soluzione a circuito integrato per sincronizzatore di rete LMK05318, che presenta una tecnologia BAW (Bulk Acoustic Wave). Questo dispositivo utilizza un risonatore BAW a Q elevato con circuito integrato al silicio nello stesso package per implementare un oscillatore BAW a tensione regolata, integrato, con rumore estremamente basso (VCBO, Voltage-Controlled BAW Oscillator). Come mostrato a seguire, il rumore di fase ravvicinato del VCBO a 2,5 GHz (1 kHz~100 kHz) è circa 10~20 dB migliore rispetto al VCO LC allo stato dell’arte. L’innovativa tecnologia BAW riduce notevolmente il rumore di fase del clock di uscita sincronizzata/il jitter rms, soddisfacendo quindi i difficili requisiti di un jitter rms massimo inferiore a 150 ms, mantenendo un margine rassicurante e superando i requisiti di un sistema a 400 Gbps, oltre a consentire la futura migrazione a velocità di trasferimento dati superiori a 400 Gbps. Inoltre questa soluzione riduce il costo complessivo della soluzione, eliminando la necessità di un TCXO o di un OCXO a bassa frequenza e ad alta frequenza.

2 IP oscillatore BAW a tensione regolata e bassissimo rumore

I risonatori BAW con frequenza operativa elevata fino a pochi GHz e dimensioni ridotte sono stati utilizzati per molti anni per applicazioni mobili come i filtri nel front-end RF dei ricetrasmettitori wireless. Il risonatore BAW è un risonatore piezoelettrico a film sottile che funziona in modo simile a un cristallo di quarzo. Come mostrato in Figura 2, un sottile film piezoelettrico è inserito tra due elettrodi metallici e diversi riflettori acustici per limitare l’energia meccanica. Il risultato finale è un contenitore risonatore a Q elevato e molto stabile.

Figura 2. Struttura di base di un risonatore BAW (Bulk Acoustic Wave).

 

L’equivalenza elettrica di un risonatore BAW può essere rappresentata da un modello Butterworth-Van Dyke modificato (MBVD), come mostrato in Figura 3. Analogamente ad un risonatore a cristallo convenzionale, presenta una frequenza di risonanza parallela Fp e una frequenza di risonanza seriale Fs.

Figura 3. Il modello Butterworth-Van Dyke modificato (MBVD), equivalente elettrico di un risonatore BAW.

 

Grazie a molti anni di sforzi congiunti di ricerca e sviluppo tra i vari team funzionali all’interno dell’azienda, TI ha perfezionato la ricetta per un risonatore BAW ad alta frequenza e Q elevato e contemporaneamente ha risolto la sfida di includerlo nello stesso package di un circuito integrato al silicio. Il fattore di qualità tipico di un risonatore BAW utilizzato in VCBO a 2,5 GHz è 1200.

Il jitter rms totale di un tipico VCBO a 2,5 GHz basato sull’innovativa tecnologia BAW di TI è pari a circa 33 fs con uscita a 1,25 Ghz, come mostrato in Figura 4. I risultati del confronto delle prestazioni di rumore di fase del VCBO a 2,5 GHz LMK05318 con il VCO LC allo stato dell’arte di LMX2582 (normalizzato a 2,5 GHz) sono mostrati nella Figura 5 e nella Tabella 1. Il rumore di fase ravvicinato (1 kHz~100 kHz) del VCBO a 2,5 GHz è circa 10~20 dB migliore del VCO LC allo stato dell’arte, che dimostra chiaramente il vantaggio in termini di rumore di fase/jitter del VCBO. Sulla base di questa tecnologia superiore per VCBO a basso rumore di fase, i prodotti per sincronizzatore di rete a bassissimo jitter come LMK05318 sono stati sviluppati per soddisfare i difficili requisiti delle reti di comunicazione avanzate ad alta velocità come nei sistemi a 400 Gbps.

Figura 4. Tipico rumore di fase di VCBO a 2,5 GHz (misurato con una frequenza portante di 1,25 GHz). Il jitter rms totale è di circa 33 fps.

 

Figura 5. Confronto fra le prestazioni per rumore di fase del VCBO di LMK05318 a 2,5 GHz con il VCO LC allo stato dell’arte di LMX2582 (normalizzato a 2,5 GHz)

 

Tabella 1. Confronto fra le prestazioni per rumore di fase del VCBO di LMK05318 a 2,5 GHz con il VCO LC allo stato dell’arte di LMX2582 (normalizzato a 2,5 GHz).

 

3 Architettura del chip sincronizzatore per rete a jitter estremamente basso LMK05318

L’LMK05318 è il primo sincronizzatore di rete commerciale del settore ad utilizzare un risonatore BAW a Q elevato e ad alta frequenza integrato in un package QFN standard insieme al circuito integrato in silicio per formare un VCBO in grado di generare clock jitter estremamente basso. Lo schema a blocchi a livello di chip del sincronizzatore di rete a jitter estremamente basso LMK05318 è mostrato in Figura 6.

 

Figura 6. Schema a blocchi semplificato a livello di chip dell’LMK05318.

 

L’LMK05318 è dotato di un core DPLL completamente programmabile, che fornisce il rilevamento/monitoraggio del clock di ingresso, il filtraggio delle oscillazioni di clock/del jitter e il supporto delle migliori funzionalità di commutazione e hold-over del clock di ingresso hitless del settore. Il dispositivo può funzionare in normale modalità operativa con abilitazione DPLL, modalità di hold-over con clock di ingresso disabilitati o modalità ad esecuzione libera. L’LMK05318 soddisfa i requisiti di vari standard di comunicazione come ITU-T G.8262. Caratteristiche come EEPROM on‑chip ed LDO on-chip rendono facile la configurazione e il funzionamento del dispositivo. Consultate la scheda tecnica LMK05318 per scoprire molte altre utili funzioni.

Il VCO1 di APLL1 è un VCBO a 2,5 GHz. I clock di uscita generati da APLL1 raggiungono le migliori prestazioni in termini di jitter rms del clock di uscita e rumore di fase del settore. Come mostrato nella seguente Figura 7, il jitter rms totale tipico dell’uscita a 312,5 Mhz è pari a circa 47 fs.

 

Figura 7. Tipico rumore di fase di uscita di DPLL/APLL1 a 312,5 Mhz. Il TJrms_12_20Mhz è pari a circa 47 fs.

 

L’APLL2 con VCO LC a 5,5~6,25 GHz può essere utilizzato per generare clock che non possono essere generati direttamente dal VCBO a 2,5 GHz. Per l’uscita a 155,52 Mhz dall’APLL2 il jitter rms totale è pari a circa 118 fs.

 

Figura 8. Tipico rumore di fase di uscita di APLL2 a 155,52 Mhz. FVCO2=5598,72 Mhz, APLL2 FPD=2500 Mhz/18=138,8…Mhz. Il TJrms_12_20Mhz è pari a circa 118 fs.

 

Ulteriori vantaggi della soluzione LMK05318 con VCBO sono riepilogati nella Tabella 2 e trattati nelle parti seguenti.

4 Miglioramento del rumore di fase a banda media (10 kHz~1 MHz)

Come mostrato in Figura 9, il rumore di fase a banda media (10 kHz~1 MHz) dell’LMK05318 è molto migliore rispetto alle soluzioni convenzionali basate su VCO LC, poiché è principalmente dominato dal rumore di fase ravvicinato del VCBO e non vi è alcun grande aumento di rumore dovuto all’APLL1 a banda larga. Questo è un grande vantaggio in sistemi come le stazioni base macro wireless per cellulari che presentano rigidi requisiti di rumore di fase a banda media per il clock a determinati offset di frequenza (come il rumore di fase MC-GSM a 800 kHz di offset ecc.).

 

Figura 9. Confronto del rumore di fase CLKout di LMK05318 con convenzionali sincronizzatori di rete basati su VCO LC della concorrenza.

 

5 Consentire l’uso di TCXO/OCXO/XO a bassa frequenza per ridurre il costo totale della soluzione

Grazie al bassissimo rumore del VCBO, è possibile osservare in Figura 7 come il jitter estremamente basso dei clock di uscita dell’LMK05318 si ottenga con una larghezza di banda del loop APLL1 di pochi kHz, il che implica che il rumore di fase dell’XO/TCXO/OCXO esterno ha un impatto minore sul jitter rms totale. I TCXO/OCXO/XO a bassa frequenza (come 10~20 MHz) possono essere utilizzati per LMK05318 senza un impatto significativo sul jitter rms totale, riducendo così il costo totale della soluzione.

A confronto, la soluzione convenzionale richiede TCXO/OCXO/XO esterni ad alta frequenza (circa 50 MHz) con rumore di fase basso, che sono in genere più costosi.

6 Maggiore affidabilità del rumore di fase e jitter rms totale

Esistono alcuni motivi per cui il jitter rms totale del clock di uscita dell’LMK05318 è meno suscettibile alle variazioni di processo, alimentazione e temperatura (PVT, Process, Supply, Temperature). Innanzitutto, il jitter rms totale del clock di uscita dell’LMK05318 è dominato principalmente dal rumore di fase del VCBO ed è insensibile ai rumori di fase in banda dell’APLL ed al rumore di fase del TCXO/OCXO/XO esterno. Al confronto, per soluzioni convenzionali che utilizzano l’APLL a banda larga con VCO LC, il suo jitter rms totale è sensibile al rumore di fase in banda dell’APLL ed al rumore di fase del TCXO/OCXO/XO esterno. Si noti che il rumore di fase in banda dell’APLL frazionario è sensibile alle non linearità della modulazione, pertanto può variare parecchio in base alle variazioni PVT.

In secondo luogo, per una soluzione convenzionale, l’ampia larghezza di banda del loop (almeno diverse centinaia di kHz) dell’APLL rende più difficile il filtraggio delle spurie frazionarie e del rumore di quantizzazione del PLL frazionario. Al contrario, per LMK05318 con APLL a larghezza di banda ristretta (pochi kHz), gli impulsi frazionari e il rumore di quantizzazione del PLL frazionario possono essere facilmente filtrati con il risultato di minore rumore di fase/jitter del clock di uscita.

 

Tabella 2. Vantaggi del sincronizzatore di rete LMK05318 con VCBO a 2,5 GHz rispetto ad una soluzione convenzionale con VCO LC

7 Conclusioni

Il jitter del clock di uscita richiesto dai sincronizzatori di rete sta diventando sempre più impegnativo da rispettare per le soluzioni convenzionali basate su VCO LC, in quanto le velocità dei dati su reti di comunicazione continuano ad aumentare. Una nuova soluzione per sincronizzatore di rete LMK05318 basata sulla tecnologia BAW all’avanguardia è stata sviluppata per migliorare significativamente le prestazioni in termini di rumore di fase/jitter rms rispetto alle soluzioni convenzionali basate su VCO LC. Il risonatore BAW è realizzato in un processo compatibile con CMOS ed è integrato nel die del circuito integrato in silicio in un package QFN standard. Il rumore di fase ravvicinato (1 kHz~100 kHz) del VCBO a 2,5 GHz è circa 10~20 dB migliore del VCO LC allo stato dell’arte, che dimostra chiaramente il vantaggio in termini di rumore di fase/jitter del VCBO. Il jitter rms totale del clock di uscita è pari a 33 fs a 1250 MHz ed a 47 fs per l’uscita a 312,5 Mhz. Il jitter rms totale massimo del clock di uscita è inferiore a 100 fs, il che supera le rigide specifiche di jitter rms richieste per le reti di comunicazione ad alta velocità a 400 Gbps. A differenza dell’approccio convenzionale basato su un VCO LC, è possibile utilizzare un normale TCXO/OCXO a bassa frequenza ed a costo inferiore con LMK05318, riducendo quindi il costo totale della soluzione. Ulteriori vantaggi del sincronizzatore di rete LMK05318 con VCBO a 2,5 GHz sono riassunti nella Tabella 2.

8 Informazioni aggiuntive

Qui sono riportate ulteriori informazioni di TI sul prodotto Sincronizzatore di rete a jitter estremamente basso SNAS771.

A cura di: Benyong Zhang, Arvind Sridhar, Ernest Ting-Ta Yen, Xiaolin Lu

 

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